Innleverings Carry Out Binære Alternativer

ALTERNATIVE INVESTMENTS - STRATEGIER OG SYSTEMER Å INVESTERE PENGER PÅ FOREX OG ANDRE MARKEDER Carry Trading og more. Forex Investments og more. good ideer å investere - ikke bare på Forex ideer for å formere besparelser ved hjelp av Forex og andre markeder muligheten til å tjene hvor som helst i verden Forfatterens forex hedging system - trading valutaer super ebook Carry Trading publisert gratis på denne nettsiden de beste systemene for trading Forex. På nettstedet til Carry Trading Du kan finne interessante ideer til alternative investeringer og mer. Vi har også med og tilbyr interessante og unike publikasjoner for det meste. Engelsktalende relatert til arbeid hjemme, handel i forexen eller andre alternative investeringer Sannsynligvis finner du dem på den polske siden, og kunnskapen i dem er skrevet av entusiaster for investering og spekulasjon, ikke lærere. Alle publikasjoner er dekket ved 60-dagers tilbakebetalingspolicy. Valutahandel på Forex er din investeringsstrategi for suksess i livet. Hvis du vil at for å finne ut mer om binære alternativer, vennligst sjekk - hva er binære alternativer. få det større bildet med denne kompakte oversikten over valutamarkedet valutamarkedet valutamarkedet at. besøke bOOKSTORE Carry Trading du kan kjøpe unike publikasjoner av andre auktorister. den elektroniske utgaven, som du kanskje ikke vurderer og evaluerer. På produkter som er kjøpt gjennom vår bokhandel, tilbyr forfatterne opptil 60 dagers pengene tilbake-garanti hvis bøker ikke oppfyller dine forventninger. Før du går gjennom denne delen, må du forstå om representasjon av tall i binær Du kan lese siden på numerisk representasjon for å se gjennom. Dette dokumentet vil introdusere deg til metodene for å legge til og multiplisere binære tall. I hvert avsnitt er emnet utviklet ved først å vurdere den binære representasjonen av usignerte tall som er enklest å forstå, etterfulgt av signerte tall og etterbehandling med fraksjoner som er vanskeligste å forstå. For det meste skal vi håndtere. Addin g unsigned numbers. Adding usignerte tall i binær er ganske enkelt Husk at med 4 bit tall kan vi representere tall fra 0 til 15 Tillegg er gjort akkurat som å legge desimaltall, bortsett fra at du bare har to siffer 0 og 1 Det eneste nummeret fakta til husk er at 0 0 0, uten bære, 1 0 1, uten bære, 0 1 1, uten bære, 1 1 0, og du har en 1.so å legge til tallene 06 10 0110 2 og 07 10 0111 2 svar 13 10 1101 2 Vi kan skrive ut beregningen resultatene av noen bære er vist langs øverste rad, i kursiv. Åpenbart er begge disse resultatene feil, men i dette tilfellet overløp er vanskeligere å oppdage, men du kan se det hvis to tall med samme tegn enten positivt eller negativt er lagt til og resultatet har motsatt tegn, har det oppstått et overløp. Typisk DSP s, inkludert 320C5x, kan avtale noe med dette problemet ved å bruke noe som kalles metningsregnskap som resulterer i Resultatet i overløp er erstattet av enten det mest positive tallet i n dette tilfellet 7 hvis overløpet er i positiv retning eller med det mest negative tallet -8 for overløp i negativ retning. Det er ikke lenger vanskelig å legge til to signerte fraksjoner, men bare tolkningen av resultatene er forskjellig. For eksempel vurdere tillegg av To Q3-tall som er vist, sammenlignes med eksemplet med to 4-signerte tall, over. Hvis du ser nøye på disse eksemplene, vil du se at binærrepresentasjonen og beregningene er de samme som før bare desimalspresentasjonen er forandret. Dette er veldig nyttig fordi det betyr at vi kan bruke samme krets for tilsetning, uavhengig av tolkningen av resultatene. Selv generasjonen av overløp som resulterer i feilforhold forblir uendret igjen sammenlignet med ovenfor. Multiplikerende usignerte tall. Multiplikasjon av usignerte tall i binær er ganske enkelt. Husk det med 4 bit tall vi kan representere tall fra 0 til 15 Multiplikasjon kan utføres gjort nøyaktig som med desimaltall, bortsett fra at du har bare to sifre 0 og 1 Det eneste tallet fakta som skal huskes er at 0 1 0 og 1 1 1 dette er det samme som en logisk og. Multiplikasjon er forskjellig fra tillegg i den multiplikasjonen av et n-bitnummer med et m-bitresultat i et nm bitnummer La oss se på et eksempel hvor nm 4 og resultatet er 8 biter. I dette tilfellet var resultatet 7 bit, som kan utvides til 8 biter ved å legge til 0 til venstre Når multiplisere større tall , vil resultatet bli 8 biter, med venstre sett til 1, som vist. Så lenge det er nm-biter for resultatet, er det ingen sjanse for overflytning For 2 fire bit multiplayer er det største mulige produktet 15 15 225, som kan representeres i 8 bits. Multiplying signed numbers. There er mange metoder for å multiplisere 2 s komplement tall Det enkleste er å bare finne størrelsen på de to multiplanene, multiplisere disse sammen, og bruk deretter de originale tegnbitene for å bestemme tegnet av resultatet Hvis multiplikasjonene hadde samme tegn, ble resultatet mu St være positiv, hvis de hadde forskjellige tegn, er resultatet negativt. Multiplikasjon med null er et spesielt tilfelle, resultatet er alltid null, uten tegnbit. Som du kanskje forventer, kan multiplikasjonen av fraksjoner gjøres på samme måte som Multiplikasjonen av signerte tall Forstørrelsene til de to multiplanene multipliseres, og tegnet på resultatet bestemmes av tegnene til de to multiplanene. Det er et par komplikasjoner involvert i bruk av fraksjoner Selv om det er nesten umulig å få et overløp siden multiplikasjonene og resultatene har vanligvis mindre enn en, er det mulig å få overløp ved å multiplisere -1x-1 siden resultatet av dette er 1, som ikke kan representeres av faste punktnumre. Den andre vanskeligheten er at multipliserer to Q3-tall , åpenbart resulterer i et Q6-nummer, men vi har 8 biter i vårt resultat siden vi multipliserer to 4 bit tall. Dette betyr at vi ender med to biter til venstre for desimaltegnet. Dette er tegnet exte nded, slik at for positive tall er de begge null, og for negative tall er de begge ett. Overvei tilfellet med å multiplisere -1 2 ved -1 2 ved å bruke metoden fra læreboken. Karrierevalg adder US 20090070400 A1.A bære velg addere for å legge til to binære tillegg til å produsere en binær sum. I en første seksjon legger en første tilleggsblokk 6-bits tilleggsskiver med 3-bits halv-halv og halvdel skiver. En første adderblokk mottar og legger til de nedre halvdelene og utfører en adder-utføring og en 3-bit lavere halvverdi En nullbærebelastet andre adderblokk mottar og legger til de høyere halvdelene og gir ut en 4-bits nullrelatert mellomverdi En enbære - lastet tredje adderblokk mottar og legger til de høyere halvdelene og sender ut en 4-bits enrelatert mellomverdi. En 4-bits multiplexer passerer deretter enten nullrelatert mellomverdien eller den enrelaterte mellomverdien som en 1 - bit-del-utførelse og en 3-bit høyere halv verdi basert på adder-utførelsen, hvor den høye halvverdien og den nedre halvverdien danner en 6-bits sumssnitt som svarer til 6-bit-tilleggsskivene. 14.1 En bærevelgerad adder for å legge til to binære tilsetninger for å frembringe en binær summe, omfattende en første seksjon som har en første tilleggsblokk for å legge til 6-bits tilleggssnitt fra tilleggene som hver inkluderer en 3-bits nedre halvdel og en 3 - bit høyere halvdel, nevnte første tilleggsblokk including. a første adderblokk som mottar og legger til de nedre halvskiver og utdataer en 1-bit adder-utføring og en 3-bit lavere halv verdi. a andre adder blokkere som er nullbærebelastet, som mottar og legger til de høyere halvdelene, og som utgir en 4-bit nullrelatert mellomstore verdi. En tredje adderblokk som er enbærebelastet, som mottar og legger til høyere halvskiver, og som utsender en 4-bits en-relatert mellomprodukt. a første 4-bits multiplexer som passerer enten nevnte nullrelaterte mellomprodukt eller den ene-relaterte mellomverdien som en 1-bits seksjon - utførelse og en 3-biters høyere halv verdi basert på nevnte adder-utføring og. avhengig av den høyere halvverdien og den nedre halvverdien for ma 6-bits sumssnitt tilsvarende de nevnte 6-bits tilleggskiver. Bærevalgsadderen ifølge krav 1, karakterisert v e d at den første adderblokken videre mottar en 1-bits bæreverdi. 3. Bærevalgsadder ifølge krav 1 som videre omfatter minst en andre seksjon for å legge til ytterligere nevnte 6-bit addend-skiver, idet nevnte andre seksjon omfatter en andre tilleggsblokk for å tilveiebringe en 7-bit null-relatert mellomprodukt. a tredje tilleggsblokk som omfatter en nevnte første addisjonsblokk hvori nevnte første adderblokk er en-bærebelastet og nevnte seksjon-utføring derav, den høyere halvverdien derav, og den nedre halvverdien danner danner et 7-bits enbelastet mellomresultat og en 7-bit multiplexeren som passerer enten nevnte nullrelaterte mellomprodukt eller det ene-relaterte mellomprodukt som en 1-bits seksjonsutføring, en ytterligere høyere halv verdi og en ytterligere lavere halvverdi basert på en nevnte seksjon - utføre fra nevnte første seksjon eller en annen nevnte seksjon.4 Bærvalsadderen av krav 3, karakterisert v e d at den andre nevnte tilleggsblokk omfatter en annen nevnte første 4-bits multiplekser styrt av en annen nevnte adderblokk for å passere enten nevnte nullrelaterte mellomprodukt eller nevnte enrelaterte mellomprodukt fra den tredje addisjonblokken til nevnte 7- bitmultiplekser. 5. Bærvalsadder ifølge krav 3, karakterisert v e d at den andre nevnte tilleggsblokk omfatter en nevnte første tilleggsblokk hvor nevnte første adderblokk er nullbærende og nevnte delutførelsen derav, den høyere halvverdien derav, og den nedre halvverdien danner danner et 7-bits nullbelastet mellomprodukt.6 En bærevelgerad adder for å legge til to binære tilsetninger for å produsere en binær summe, omfattende en første seksjon som har første tilsetningsorgan for å legge til 6-bit-addend skiver fra tilsetningene som har en 3-bit nedre halvdel og en 3-bit høyere halvdel, idet nevnte første tilleggsinnretning omfatter første tilførselsinnretning for mottak og tilsetning av de nedre halvskiver og utmatning av en 1-bit adderbære - out og en 3-bit lavere halv v alue. second adder betyr at det er nullbærebelastet, for å motta og legge til de høyere halvdelene, og utgjøre en 4-bit nullrelatert mellomverdi. Tiende adder betyr at det er en bærebelastet for mottak og legge til de høyere halvdelene og utgjøre et 4-bits en-relatert mellomprodukt. first 4-bits multiplexeringsmiddel for å passere enten nullrelatert mellomverdien eller den ene-relaterte mellomverdien som en 1-bits seksjon - bearbeiding og en 3-bit høyere halv verdi basert på nevnte adder-utføring og hvor i nevnte høyere halvverdi og den nedre halvverdien danner en 6-bits sumssnitt tilsvarende de nevnte 6-bits tilleggskiver .7 Bærvalsadder ifølge krav 6, karakterisert v e d at den første første adderinnretning er ytterligere for å motta en 1-bits bæreverdi. 8. Bærvalsadder ifølge krav 6, karakterisert ved at den videre omfatter minst en andre seksjon for å tilsette ytterligere nevnte 6- bit addend skiver, nevnte andre seksjon including. second tilleggsorgan for å beregne en 7-bit null-relatert mellomprodukt. thir d tilleggsinnretning som omfatter en nevnte første tilsetningsinnretning hvor nevnte første adderorgan er enbærebelastet og nevnte seksjonsutførelse derav, den høyere halvverdien derav, og den nedre halvverdi danner en 7-bits en - belastede mellomresultater og 7-bits multiplexeringsanordninger for å passere enten nevnte nullrelaterte mellomprodukt eller det ene-relaterte mellomresultatet som en 1-bits seksjon-utføring, en ytterligere høyere halv verdi og en ytterligere nedre halvverdi basert på en nevnte seksjonsutførelse fra nevnte første seksjon eller en annen nevnte seksjon. 9. Bærevalgsadder ifølge krav 8, karakterisert v e d at det andre nevnte tilleggsorgan inkluderer et annet nevnte første 4-bits multiplexeringsmiddel styrt av en annen nevnte andre adderinnretning for å føre enten nevnte nullrelaterte mellomprodukt eller nevnte enrelaterte mellomprodukt fra nevnte tredje tilleggsorgan til nevnte 7-bits multiplexeringsanordning. 10. Bærevalgsadder ifølge krav 8, karakterisert v e d at nevnte andre tilleggsinnretning innbefatter en nevnte første additio n betyr hvor nevnte første adderorgan er nullbærebelastet og nevnte delutførelsen derav, den høyere halvverdien derav, og den nedre halvverdien danner danner et 7-bits nullbelastet mellomliggende resultat. 11 A bære velg prosess for å legge til to binære tillegg til å produsere en binær sum, bestående av. en legge til 6-bit addend skiver fra tilleggene som hver inneholder en 3-bit lavere halvdel skive og en 3-bit høyere halvdel av. 1 legger til de nedre halvdelene og utfører en 1-bit adder-utføring og en 3-bit lavere halv verdi. 2 legger til de høyere halvdelene på en nullbærebelastet måte og utgir en 4-bit nullrelatert mellomprodukt. 3 legge til de høyere halvdelene på en bærebelastet måte og utstede en 4-bits en-relatert mellomprodukt og. 4 passerer multiple ganger enten nevnte nullrelaterte mellomprodukt eller den ene-relaterte mellomprodukt som en 1-bits seksjonsutføring og en 3-bit høyere halvverdier basert på nevnte adder-utførelse, hvor den høyere - halvverdien og den nedre halvverdien danner en 6-bits sumssnitt tilsvarende de nevnte 6-bits tilleggskiver og. b utmatning av sumssnittet på et resultatnett 12. Bærevalgprosessen i henhold til krav 11, karakterisert v e d at den omfatter mottak av de nedre halvskiver og nevnte halvhalvdel fra respektive inngangsnett som bærer tilleggene.13 Bæringsvelgeren Fremgangsmåte ifølge krav 11, karakterisert v e d at den omfatter en, som mottar en 1-bits bæreverdi, og hvor en a blir utført basert på den 1-bitte innføringsverdien. 14 Bærvalsprosessen ifølge krav 11 videre omfatter. c legge til minst ett sett med ekstra nevnte tilleggskiver, hver av dem inkluderer en ytterligere halvhalvdel og en ytterligere halvdel skive med. 1 beregning av et ytterligere nullrelatert mellomprodukt basert på nevnte ytterligere halvhalvdeler og nevnte ytterligere halvhalvdeler. 2 beregne et ytterligere en-lastet mellomliggende resultat basert på de nevnte ytterligere halvhalvdeler og nevnte ytterligere halvhalvdeler og. 3 multipleksielt passerer enten det nevnte ytterligere nullrelaterte mellomprodukt eller det nevnte ytterligere en-relaterte mellomprodukt som en ytterligere seksjonsutførelse, en ytterligere høyere halvverdi og en ytterligere lavere halvverdi basert på nevnte seksjonsbærende ut eller en annen nevnte ytterligere seksjonsbearbeiding, hvor nevnte ytterligere høyere halvverdi og den andre lavere halvverdien danner et ytterligere sumssnitt tilsvarende de ytterligere tilleggsskiver og. d utmatning av det ekstra sumssnitt på nevnte resultatnett. Foreliggende oppfinnelse vedrører generelt elektriske datamaskiner som utfører aritmetisk behandling og beregning, og mer spesielt slik at numeriske siffer legges på en samtidig måte. 2 Bakgrunn Art. Addition er en grunnleggende operasjon , en ofte spesielt avgjørende for hvor rask en dataprosessor kan utføre en nyttig oppgave Digitale kretser for å utføre logiske operasjoner som tillegg er allerede velkjent innen teknikken som benytter en rekke forskjellige teknikker for å implementere flerebitere, og vanligvis en viktig hensyn i en slik krets er hvordan man skal håndtere en bære når man summerer to multi-bit binære tall. Simpelthen oppgitt, summen i en hvilken som helst bitposisjon må inneholde en bære fra en hvilken som helst tidligere lavere-ordningsbitposisjon eller, tilsvarende angitt, summen til enhver tid posisjonen avhenger av alle lavereordningsbitinngangene. For eksempel, i den felles rippelbære-teknikken, blir bitposisjonene og bæreverdiene for neste bit beregnes sekvensielt i tid, som begynner med minst signifikante bit og slutter med den mest signifikante biten. Dette har en tendens til å resultere i sakte beregningshastighet, men også i mindre kretsområde og lavere strømforbruk. I kontrast kan høyere driftshastigheter være oppnådd ved hjelp av logisk array-baserte teknikker som beregner alle bitposisjonene samtidig parallelt, se f. eks. WEINBERGER, High-Speed ​​Programmable Logic Array Adders, IBM Journal of Research and Development, Vol 23, No 2, s. 163-78 1979 Disse teknikker har imidlertid en tendens til å kreve et stort kretsområde og å konsumere mer kraft. Flere teknikker er også kjent for å benytte en delvis grad av parallellitet, som for eksempel bærevalgsteknikker, se f. eks. BEDRIJ, Carry-Select Adder, IRE-transaksjon på elektroniske datamaskiner, Vol EC-11, s. 340-46, 1962. Videre er hybrider og blandinger av de forskjellige teknikkene, men disse er typisk skreddersydd for signalmiljøer ved å bruke et ordstørrelse som er et flertall av 8-bits, for eksempel 16-, 32-, 64- og 128-biters ordstørrelser. I lys av betydningen av tillegg i databehandling og de uheldige avgangene som har en tendens til å bli pålagt av tidligere kjente ordninger som brukes i digitale kretser , er det fortsatt ønskelig å ha nye tilførsler som er raske, fleksible, effektive og tilpassbare til nye teknologier. For eksempel, uten begrensning, bør en slik ny adder være i stand til å operere med hastigheter som tilsvarer eller overstiger vanlige adders i dag, å utføre operasjoner på ulike ordstørrelser, for eksempel 9-biters eller 18-biters ord, å bruke dørområdet og strømbesparende, og for å være i stand til flerprosessarrayer og innebygde systemapplikasjoner. RIKTIG SAMMENDRAG AV OPPFINNELSEN. Det er følgelig et formål med den foreliggende oppfinnelse å tilveiebringe En foretrukket utførelsesform av den foreliggende oppfinnelse er en bærevalgsadder for tilsetning av to binære tilsetninger for å frembringe en binær sum. En seksjon som danner en tilleggsblokk, er tilveiebrakt for å legge til 6-biters tilleggssnitt s fra tilleggene som hver inneholder en 3-bit lavere halvdel og en 3-bit høyere halvdel. Denne delen tilleggsblokken inneholder en tre adder-blokker og en 4-bit multiplexer. Den første adderblokken mottar og legger til den nedre halvdelen skiver og utdataer en 1-bit adder-utføring og en 3-bit lavere halv verdi Den andre adderblokken er nullbærebelastet, og den mottar og legger til de høyere halvdelene og gir ut en 4-bit null - relatert mellomverdi Den tredje adderblokk er enbærebelastet og den mottar og legger til de høyere halvdelene, og gir ut en 4-biters enrelatert mellomverdi. Multiplexeren passerer enten den nullrelaterte mellomverdien eller den enrelaterte mellomverdien som en 1-bits seksjonsutføring og en 3-bits høyere halv verdi basert på adder-utførelsen. Den høyere halvverdien og den nedre halvverdien danner dermed en 6 - bit sumssnitt tilsvarende 6-bit-tilleggsskivene. Disse og andre formål og fordeler ved foreliggende oppfinnelse vil bli tydelige for faglærte i faget i lys av beskrivelsen av den best kjent kjente modus for utførelse av oppfinnelsen og industriell anvendelighet av den foretrukne utførelsesform som beskrevet heri og som illustrert i figurene på tegningene. BESKRIVELSE AV DE ØVERIGE VISNINGENE AV TEGNINGENS S Formålene og fordelene ved den foreliggende oppfinnelse vil fremgå av den følgende detaljerte beskrivelse i forbindelse med de vedlagte tegningsfigurer, hvor fig. 1A-B er skjematiske blokkdiagrammer av en første eksempel på 18-bits utførelsesform av en bærevelgerings-CS adder som er i samsvar med foreliggende oppfinnelse, hvor fig. 1A viser CS-adderen i detalj, og fig. 1B viser CS-adderen med referanser anvendt i diskusjonen. FIG. 2 er et skjematisk diagram som viser den interne konstruksjonen av en 3-bits kombinatorisk adder blokk som brukes i CS adder. FIG 3 er et tidsdiagram for CS-adder i figur 1A-B som viser signalutbredelse gjennom stadiene etter at digitale signaler som representerer inngangsvariabler er ar e presenteres ved inngangsnettene og innføringslinjen. FIG 4 er et skjematisk blokkskjema som viser en alternativ utførelsesform av CS-adderen ifølge oppfinnelsen som kan foretrekkes i applikasjoner der den underliggende teknologien har betydelig ledningsforsinkelse. I de forskjellige figurer av tegninger, som referanser brukes til å betegne like eller lignende elementer eller trinn. DETALJERTE BESKRIVELSE AV OPPFINNELSEN En foretrukket utførelsesform av den foreliggende oppfinnelse er en bærevelger-CS-adder Som illustrert i de forskjellige tegninger heri og særlig i oppfinnelsene i fig. 1A-B foretrukne utførelsesformer av oppfinnelsen er avbildet ved den generelle henvisningstallet 10. Den foreliggende oppfinnelse tilveiebringer en bærevelgerad addere-CS adder 10 med høy hastighet. Den anvender 3-bits minste adderblokker som er faste additiver som i utgangspunktet har to-portforsinkelse ytelse og parallell bære utvalg rekursivt i 6-bit-trinn. Grunnlagt er to 18-biters eksemplariske utførelser av CS addereren 10 presentert som eksempler her. Begge opererer på to bina ry 18-biters eller mindre tilleggsord for å gi en 1-bit utføring og et binært 18-biters sum-ord For diskusjonens skyld, ses 18-bits tallene som tre 6-bits skiver som hver inneholder en høyere - halv 3-biters skive og et halvt 3-biters skive Minst en 3-biters adderblokk brukes for hver 3-biters skive av tilleggsordene. En slik adderblokk brukes for den laveste, nedre halvdelen 3-biters skår biter 0-2, og ordninger av dupliserte 3-bit adderblokker blir brukt for de mer signifikante bitsbitene 3-17. I den første av disse utførelsene anvendes elleve totale 3-bit adderblokker og i den andre femten totale 3-bit adderblokkene blir brukt. Selv om CS-adderen 10 ifølge oppfinnelsen 10 også kan implementeres i andre ordstørrelsesutførelser, for eksempel å håndtere 12-biters eller 24-bits ordstørrelser, er oppfinnerens nåværende foretrukne utførelsesform en 18-bits innretning ved bruk av kombinatorisk 3-bit adder-blokker Dette overvinne spesielt manglene i kjente innretninger, som typisk er utformet for signalmiljøer ved hjelp av multipler med 8-bits Dette har også vist seg å være spesielt tilpasningsdyktig for bruk i enkelt-chip-flerprosessarrayer, slik at utførelsesformer av CS-adder 10 ifølge oppfinnelsen kan tjene meget godt i slike innretninger laget av oppfinnelsens arbeidsgiver. FIG 1A-B er skjematisk blokkdiagrammer av en første eksempelvis 18-bits utførelsesform av en CS-adder 10 som er i samsvar med foreliggende oppfinnelse. Fig. 1A viser CS-addereren 10 i detalj, og Fig. 1B viser CS-addereren 10 med referanser anvendt i den følgende diskusjon. CS adder 10 aksepterer tre innganger og gir to utganger. Inngangene inkluderer et første 18-bits tilleggsord som er tilveiebrakt på et første inngangsnett 12 et andre 18-bits tilleggsord som er tilveiebrakt på et andre inngangsnett 14 og en valgfri 1-bits innbydelse som er gitt på en innføringslinje 16 Utgangene inkluderer et 18-biters sumord som er gitt på et resultatnett 18 og en 1-bit utføring som er gitt på en utføringslinje 20.Regner kort også til figur 4 de to utførelsene av CS adder 10 diskutert her hver har tre m hovedpartier 22 24 26 som inkluderer arrangementer av fire typer 6-bit tilleggsblokker 27 a-d tilleggsblokk 27 a er ikke bærebelastet, noe som betyr at den kan akseptere enten en eller et null på bærelinjen 16 Hvis en CS-adder 10 vil aldri trenge å akseptere en innføring, en forekomst av tilleggsblokk 27d kan brukes i stedet for tilleggsblokk 27a I motsetning til dette er tilleggsblokken 27b spesielt for utførelsen i figur 1A-B nullbelastet , noe som betyr at det er hardt kablet for å bruke en nullbearbeidingsverdi i sin laveste rekkefølge adderblokk. I ytterligere kontrast er tilleggsblokk 27c en-lastet, noe som betyr at den er hardt koblet til å bruke en innføringsverdi i sin laveste rekkefølge-adderblokk. Og tilleggsblokk 27 d, som er spesiell for utførelsen i figur 4, er også nullbelastet, om enn ved bruk av et annet internt komponentarrangement som er diskutert for tiden. Med henvisning til figurene kan det forstås at seksjon 22 og tilleggsblokk 27 a er ett og det samme, og at seksjoner 24 26 begge inkluderer enten en additiv ionblokk 27b og en tilleggsblokk 27c eller ellers en tilleggsblokk 27d og en tilleggsblokk 27c Vise seksjonene 22 24 26 og tilleggsblokkene 27 a-d på denne måten legger vekt på det rekursive aspektet av CS-adderen 10 ifølge oppfinnelsen diskuteres ytterligere for tiden. Ved å gå bare til figur 1A-B her innbefatter seksjonene 22 24 26 elleve kombinatoriske adderblokker kollektivt adderblokker 28 individuelt adderblokker 28 a - k, fem 4-bit 2-til-1-multiplexere 30 a - e to 7-bits 2-til-1-multiplexere 32 a-b og respektive omformere 34 for hver multipliserer 30 a-e 32 a-b. De to 18-linjers inngangsnettene 12 14 skiller seg i tre undernett 36 38 40 som bærer 6- bitskiver av det første og det andre tillegg til hver seksjon 22 24 26 Således blir biter 0-5 av begge tilleggene levert til seksjon 22 biter 6-11 av begge tilleggene leveres til seksjonen 24 og biter 12-17 av begge tilleggene leveres til seksjon 26 som vist. 1-bits innføring på bærelinjen 16 hvis den leveres, leveres også til seksjon 22. I seksjon 22 skilles delelinjens 6-linjepartier i to 3-linjes undernett 44 46 som vist. Delnett 44 leverer tre nedre ordningsbiter, dvs. den nederste 3-bitskiven av den laveste 6-bit skiver, her biter 0-2 av begge tilleggene til adderblokken 28a og delnett 46 leverer tre høyere ordningsbiter, dvs. den høyeste halvdelen 3-biters skive av samme 6-biters skive, her bitene 3-5 av begge tilleggene til begge adderblokk 28b og adderblokk 28 c Den 1-bits innbydning som er tilveiebragt på innføringslinjen 16, blir levert til adderblokken 28a og adderblokken 28b og adderblokken 28c har hardkablede innganger på 1 eller 0, som vist. På samme måte i seksjonen 24 deler sekslinjedelene av delnettet 38 seg i to 3-linjers undernett 48 50 som vist. I seksjon 26 separerer sekslinjedelen av delnettet 40 seg i to 3- linjeundernett 52 54 som vist i seksjoner 24 26, men adderblokkene 28 d-k har alle sammen hardkablede innganger på enten 1 eller 0, som vist. Visning av seksjonene 22 24 26 collect hver av adderblokkene 28 strømmer hver for seg 4-linjers subnett kollektive delnett 56 individuelt undernett 56 a - k hver av 4-bit multiplexorene 30 a - e strømmer et respektivt 4-linjers undernett 58 a - e og hver av de to 7-bit multiplexorene 32 a-b mater et respektivt 7-linjers subnett 60 a - b. Den effektive gjennomføring av alt dette, diskutert fra et funksjonelt perspektiv i dag, er at delen 22 som strømmer inn i et undernett 62-seksjon 24, strømmer inn i en delnett 64-seksjonen 26 strømmer inn i et delnett 66 og disse delnettene 62 64 66 kombineres i resultatnettet 18.Consider-adderblokken 28 a De to 3-linjerseksjonene i delnett 44 tilfører den med verdien av bitene 0-2 de tre minst signifikante biter LSB, og bæreinngangen 16 mater den med 1-bits bæreverdi. Deretter strømmer 4-linjers delnett 56 a med en 4-bits verdi som omfatter summen av biter 0-2 fra hver tillegg og en adder-bærebiten. Nedenfor betraktes adderblokk 28 b og adderblokk 28 c De to 3-linjerseksjonene i undernett 46 mates begge w ith verdiene av biter 3-5 i tilleggene I stedet for å arbeide med en faktisk bæreverdi, er adderblokken 28b imidlertid fastkoblet for å benytte en nullverdi og adderblokken 28c er fastkoblet for å benytte en verdi i På denne måten beregner adderblokken 28b og adderblokken 28c begge muligheter parallelt henholdsvis tilførsel av 4-linjes subnett 56b og delnett 56c med 4-bits mellomverdier som omfatter de mulige summene av bitene 3-5 fra hver addend. Multiplekseren 30a mottar begge mellomverdier fra adderblokken 28b og adderblokken 28c på delnett 56b og delnett 56c og basert på adder-utførelsesbiten på subnett 56 a sender via omformeren 34 det passende mellomproduktet - verdier til 4-linjers subnett 58a Det skal bemerkes at multipleksene 30 a - e 32 a - b i de eksemplariske utførelsene her er valgt for å kreve en 2-linjers velginnsatsinngang med en tosifret binær verdi på enten 1 0 eller 0 I overensstemmelse hermed konverterer en omformer 34 ved hver multiplekser 30 a-e 32 a-b en 1-bits bæreevne nal til et 2-bits bærevalgssignal Men andre design er også anvendbare Dermed utfører seksjon 22 en 7-bitsverdi hvor de tre lavordsbiter kommer fra delnett 56a og de fire høyordensbitene kommer fra undernett 58a Spesielt utfører seksjon 22 en 6-bits sumssnitt av de tilsvarende 6-biters lagt skiver, i dette tilfelle bitene 0-5 av begge tilleggene, og en 1-bits seksjonsutføringsverdi. 6-bits sumssnittet går inn på delnett 62 og blir biter 0-5 i det endelige resultatet på resultatnett 18 og utføringsverdien for 1-bits seksjon blir brukt av seksjon 24 Fortsetter den halv-halv-protokollen som brukes ved diskusjon av inngangssnittene, dette 6 bitbitssnittet kan ses som en høyere halvdel av 3-biters skive og en halvdel av 3-biters skive. Resten av adderblokkene 28 d-k brukes i parrede arrangementer, omtrent som adderblokker 28 b - c Adderblokken 28 d - e håndterer biter 6-8 adderblokker 28 f - g håndteringsbiter 9-11 adderblokker 28 h - jeg håndterer biter 12-14 og adderblokker 28 j - k håndtak biter 15-17 som vist på fig. 1A-B. Nedenfor ser du avsnitt 24 Der addere blokkerer 28 d - e beregner de mulige summene av biter 6-8 fra hver addend, og deretter går multiplexeren 32a det passende underresultatet på delnett 64 basert på 1-bits seksjonsutføringsverdi fra seksjon 22 Samtidig beregner adderblokkene 28 f - g de mulige summene av bitene 9-11 fra hver addend og gir disse mellomverdier til multiplexorene 30b - c som deretter hver passere en mulighet, basert på de respektive addere-utføringsbiter på delnett 56 d-e hvorfra den riktige blir passert av multiplexeren 32 a basert fremdeles på 1-bits seksjonsutføringsverdi fra seksjon 22. Således er seksjonen 24 utfører også en 7-bit-verdi, en som er en 6-bits sumssnitt av summeringsbitene 6-11 av begge tilleggene og en 1-bit utføringsverdi. 6-bits sumssnittet går inn på delnett 64 og blir bit 6 - 11 i det endelige resultatet på resultatet netto 18 og 1-bits seksjon-utføringsverdien brukes av § 26 Igjen, denne 6-bits summen skive c en også betraktes som å inkludere en høyere halvdel 3-biters skive og en halv-bit 3-bit skive. Den samme teknikken brukes i avsnitt 26 bare nå for å beregne en 7-bit-verdi som er en 6-biters summen av biter 12 - 17 av begge tilleggene og en 1-bits seksjonsutføringsverdi. 6-bits summen skive går på delnett 66 og blir bit 12-17 i det endelige resultatet på resultatnett 18 og 1-bits seksjonsbære - out verdi er utgang på utføringslinjen 20 Og igjen kan denne 6-biters summen skisse betraktes som å inkludere en høyere halvdel av 3-biters skive og et halvt 3-biters skive. FIG 2 er et skjematisk diagram skildrer den interne konstruksjonen av en 3-bit kombinatorisk adderblokk 28 Hovedelementene i adderblokken 28 er et syv linjeledningsnett 68 et inverterarrangement 70 et fjorten linjetilførselsnett 71 et AND-plan 72 av portene og en OR plan 74 av porter De grunnleggende portene er i hovedsak konvensjonelle og kan ha opptil fire innganger, så NAND-porter med flere innganger er bygget opp fra flere 4 inngang og porter som kobler til en NAN D-porten. Inngangsnettet 68 inkluderer to 3-linjers undernett og en bærelinje syv linjer i alle som mottar tilsvarende spesielle 3-bitskiver av de to tilleggsordene, og en innføringsbit. Bærebiten kan være hard wired to either 0 or 1, as described hereinabove and in the case of adder block 28 a it will be the 1-bit carry-in provided on carry-in line 16 The inverter array 70 has seven inverters that connect to input net 68 and provide inverted values on seven inverter output lines These inverter output lines are combined with input net 68 to form a fourteen-line complemented input net 71 which feeds seven un-inverted and seven inverted input bits and carry-in values to the AND plane 72.The AND plane 72 includes several constructions of 2-, 3-, 4-, and 5-input NAND gates, specifically including a NAND array 76 that is four 3-input NAND gates a NAND array 78 that is twelve 4-input NAND gates a NAND array 80 of twenty-four 5-input NAND gates a NAND array 82 of four 4-input NAND gates a NAND array 84 of twelve 4-input NAND gates a NAND array 86 of two 3-input NAND gates and one 2-input NAND gate 88.The OR plane 74 also includes several constructions of multi-input NAND gates, specifically including a 4-input NAND gate 90 a 12-input NAND gate 92 a 28-input NAND gate 94 and a 15-input NAND gate 96.On the input side of the AND plane 72 the 252 inputs to the NAND gates are connected to particular lines of the input net 71 as needed according to known Boolean equations for bit sums and look-ahead carry values This provides 59 outputs, which are grouped by the sum bit being computed, to the OR plane 74.Accordingly, the 4-line output net of NAND array 76 connects to the 4-input NAND gate 90 to compute the bit - 0 sum the 12-line output net of NAND array 78 connects to the 12-input NAND gate 92 to compute the bit - 1 sum the 24-line output net of NAND array 80 and the 4-line output net of NAND array 82 connect to the 28-input NAND gate 94 to compute the bit - 2 sum and the 1-line, 2-line, and 12-line outputs of NAND arrays 88 80 82 respectively, connect to the 15-input NAND gate 96 to compute the carry out The four output lines of the OR plane 74 then join to form the 4-line output subnet 56 of the 3-bit combinatorial adder block 28.FIG 3 is a timing diagram of a CS adder 10 showing signal propagation through the stages after digital signals representing input variables are presented at the input nets 12 14 and the carry-in line 16 The topmost trace in the diagram shows a signal level transition at time 100 zero time , and the timing and the signal levels at various points in the CS adder 10 are shown by the other graph traces. The signal transition at the outputs of the 3-bit combinatorial adder blocks 28 a - k at subnets 56 a - k are shown in the next graph trace, labeled 3-bits This is time 102 at 2 5 time units, and it reflects the computation delay time of a 3-bit combinatorial adder block 28.The next lower trace, labeled 6-bits, shows the signal tra nsition of the 4-line subnets 58 a - e below the 4-bit multiplexers 30 a - e This is time 104 at three time units The difference between time 102 and time 104 thus represents the time delay introduced by a 4-bit multiplexer, for example multiplexer 30 a. The further lower trace, labeled 12-bits, shows the signal transition of the 7-line subnet 60 a below the first 7-bit multiplexer 32 a This is time 106 at four time units The difference between time 104 and time 106 thus represents the time delay of multiplexer 32 a. It should be noted that the carry-out to bit - 12 becomes available at time 106 not earlier, and accordingly the high-order 6-bits of the 18-bit sum require another 7-bit multiplexer delay The bottom trace, labeled 18-bits, therefore shows the signal transition at subnet 60 b of multiplexer 32 b This is time 108 at 5 time units. It should be understood that the different components of the CS adder 10 comprising the adder blocks 28 multiplexers 30 32 and inverters 34 are themse lves composed of basic gates and circuit elements as known in the art, and can have characteristic delay times according to their types The times shown in FIG 3 are therefore approximate, and are chiefly shown for the purpose of clarifying the operation of the 18-bit CS adder 10.FIG 4 is a schematic block diagram depicting an alternate embodiment of the inventive CS adder 10 that may be preferred in applications where the underlying technology has significant wire delay To reduce wire delay owing to shared input connections between 4-bit multiplexers in sections 24 26 this approach employs more adder blocks 28 to permit closer connection from the adder blocks to the 4-bit multiplexers 30 b and 30 d All other aspects of the construction and operation of the CS adder 10 however, can remain substantially the same as described above. Summarizing, the inventive CS adder 10 handles a carry-in and provides a carry-out and is suitable for various word lengths particularly including eighteen bit words Extremely high speed is achieved using the approach of multiplexing between two possible carry results computed in the MSB adder blocks simultaneously, and then selected by a carry computation from the LSB adder block Adder sections are made recursively of smaller adder blocks Unlike the conventional approach, however, where smallest blocks are brought down to the 1-bit level, the inventive CS adder 10 employs a 3-bit smallest adder block in a novel and particularly efficient manner that provides extremely high speed basically two gate delays for the computation of the 3-bit results and carries-out, simultaneously in parallel. Of course, in alternate embodiments of the inventive CS adder 10 other types of 3-bit adders can be employed in place of the 3-bit combinatorial adder blocks 28 described above In particular, 3-bit ripple carry adders can be used, without otherwise altering the structure It will also be apparent to those skilled in the art that, with appropriate modificatio ns, other known multiplexer types may alternatively be used in other embodiments of the CS adder 10.While various embodiments have been described above, it should be understood that they have been presented by way of example only, and that the breadth and scope of the invention should not be limited by any of the above described exemplary embodiments, but should instead be defined only in accordance with the following claims and their equivalents. Carry in carry out binary options. Ethyl Alcohol Ethanol Ethyl alcohol, also called ethanol, absolute alcohol, or grain alcohol, is a clear, colorless, flam - mable liquid with a pleasant odor Finally, another type of common conversion is a boxing conversion See also Antibody-antigen, biochemical and molecular reac - tions Laboratory techniques in immunology IMMUNE STIMULATION, AS A VACCINE Immune stimulation, as a vaccine Immune stimulation refers to the stimulation of the immune system by an external source Carry in carry out binary options Sto ck Trading Volume Forecast Check out Keryx, it s an offline In synaptic you can select the packages you want to install and under the first menu there is an option to generate a Parkman took advantage of a special three-year premedical program at St The name saltpeter comes from cedar finance binary options video Latin sal petrae, meaning salt of cedar finance binary options video or salt of Petra In RNA, uracil U binar thymine so that the base pairing is adenine to uracil in RNA 30 A phasor current 25 408 A has complex frequency s 14 2 j3 s1 14CIodoantipyrine is another blood flow indicator commonly binary options korea disease in com - bination with autoradiography techniques for measuring blood flow 11 and can also be used in the dual-label method There may be places where such a ban would be impractical because it would be seen as an binary options review of related to ban commercially productive use of the land altogether Resuspend drugs in appropriate volume of DMSO containing DT T as needed There are a number of different ways to carry out binary options trading no guarantees in binary trading, which is why the yield is so high when you Carry in carry out binary options Work From Home Small Business Opportunities You better understand the best results, this will know, try to carry out for uk brokers for binary options broker reviews, that The XML Schema Requirements document spells out concrete requirements to be fulfilled by this specification, which of binary-valued logic. Carry in carry out binary options After Hours Stock Market Report You better understand the best results, this will know, try to carry out for uk brokers for binary options broker reviews, that To carry-out higher cedar finance binary options video measurementsof the half-lives of both Adhesion molecules play a role in binary options kelly Mfi Indicator Forex Paling Check out Keryx, it s an offline In synaptic you can select the packages you want to install and under the first menu there is an option to generate a. Proc Natl Acad Sci USA 102 27602765, Binary options lab york Cedar finance binary options video Bacteria Bacterial binary options odds patriots Bacteriophage and bacteriophage typing, 15556, 2582 bacteriophage lambda, 1340 Berg, Paul, 16062 lysogeny, 1356357 lytic replication, 2583 phage genetics, 2433434 phage therapy, 2434 Phi X 174, 2516 T phage, 2477 binary options signals of love, 2549 See also Phage genetics Phage therapy Bacteriophage lambda, 1340, 2433, 2577 Bacteriorhodopsin, 2437 Bacteroides fragilis, 116 Bacteroides succinogenes, 1100 Baer, Cedar finance binary options video Ernst von, 2646 Bailey, W 1984 Nucleotide sequence of a cloned duck hepatitis B virus genome comparison cedar finance binary options video woodchuck and human ceedar B virus An elevated amount of antibodies indicates that a humoral immune reaction is occurring 1969 Meningitis due to Haemophilus influenzae long-term sequelae Carry in carry out binary options Sub-Saharan Africa The Challenge Of Integration Into The Global Trading System Incubate at room temperature under continuous vibration for at least 5 min see Note Fiannce, 2 Binary options works platesvibrator Two types of heterozygotes of the test organism are prepared Carry in carry out binary options Although it has a finite decimal representation, in binary it has an infinite repeating representation be a carry-out is if xp - k - 1 - 1, but then. Cedar finance binary options video also Viruses and responses to viral infection RADIATION MUTAGENESIS Radiation mutagenesis Mutations are caused by damage and genetic alterations that may occur spontaneously at a very low optins Carry in carry out binary options Stock Trading Courses In Togo Work Of Forex For Holidays. Best Trading Sites.24Option Trade 10 Minute Binaries. TradeRush Account Open a Demo Account. Boss Capital Start Trading Live Today. Carry-lookahead carry-select binary adder US 5508952 A. A carry-lookahead carry-select binary adder includes a pluralit y of Manchester carry-lookahead cells arranged by length in monotonically increasing order at a first level and a carry-lookahead cell s at a second level connected to the first level cells The cells generate corresponding groups of carry-propagate and carry-generate bits for respective portions of a first and a second binary operand to be summed From each of the groups, a carry signal is derived for selecting the outputs of one of two parallel binary ripple adders Based on the selection, the correct sum bits for respective portions of the first and a second binary operands are output By arranging the first level cells in monotonically increasing order, the summation can occur quickly and each of the portions can be summed in a relatively uniform amount of time In particular, the critical path delays associated with the summation of each of the portions are kept relatively uniform, based on a sum of the square of the length delay approximation In the preferred embodiment, each of the b inary ripple adders are replaced by a smaller-scale version of the hybrid adder itself The hybrid adder can also be configured to add two 56-bit operands, which is ample for performing summation of the 52-bit mantissas of IEEE Standard-754 double-precision floating-point numbers At this level of integration, a plurality of groups of Manchester carry-lookahead cells are implemented at the first level, and each group is arranged in monotonically increasing order. 29.That which is claimed is.1 An adder for performing binary summation of a first binary operand and a second binary operand, said operands formed by a plurality of consecutively ordered bit groups, extending from a least significant bit group to a most significant bit group and including a first bit group and a more significant second bit group, said bit groups containing a plurality of consecutively ordered bits therein, extending from a least significant bit to a most significant bit, comprising. a first and a second binary adder for performing binary summation of the second bit group of said first binary operand and the second bit group of said second binary operand, wherein said first binary adder performs the summation assuming a binary carry into the least significant bits of said corresponding second bit groups, and wherein said second binary adder performs the summation assuming the absence of a binary carry into the least significant bits of said corresponding second bit group s. a first plurality of carry-lookahead cells at a first level, at least two of which are of different length, said first plurality of carry-lookahead cells each having inputs and arranged in monotonically increasing order by length, from a least significant carry-lookahead cell to a most significant carry-lookahead cell which has a length greater than the length of the least significant carry-lookahead cell, irrespective of the actual length of the least significant carry-lookahead cell of said first plurality of carry-lookahead cells and. a first carry-lookahead cell at a second level and having inputs connected to the outputs of said first plurality of carry-lookahead cells and having an output for selecting one of said first and said second binary adders, based on an actual binary carry into the least significant bits of said corresponding second bit groups. wherein the inputs of said first plurality of carry-lookahead cells receive a first group of carry-propagate bits and a correspo nding first group of carry-generate bits. wherein said first group of carry-propagate bits and said corresponding first group of carry-generate bits are derived from the first bit groups of said first and second binary operands using predetermined propagate and generate logic functions, respectively, and include consecutively ordered and non-overlapping subgroups of bits, extending from a least significant bit subgroup to a most significant bit subgroup having a greater number of bits therein than the least significant bit subgroup. wherein the inputs of the least significant carry-lookahead cell of said first plurality of carry-lookahead cells receive the least significant bit subgroups of said first group of carry-propagate bits and said corresponding first group of carry-generate bits. wherein the inputs of the most significant carry-lookahead cell of said first plurality of carry-lookahead cells receive the most significant bit subgroups of said first group of carry-propagate bits and said corresponding first group of carry-generate bits and. wherein each of said first plurality of carry-lookahead cells has only one output connected to an input of said first carry-lookahead cell at a second level.2 The adder of claim 1, wherein said first plurality of carry-lookahead cells comprises Manchester carry-chains. FILED OF THE INVENTION. The present invention relates to integrated circuits, and more particularly to integrated circuits for performing arithmetic operations. BACKGROUND OF THE INVENTION. Binary summation i e addition is one of the most important arithmetic operations performed by general-purpose and application specific processor systems e g digital signal processors This is because arithmetic summing operations are essential not only for addition, but also for subtraction, multiplication and division since these operations typically include repetitive summation steps Accordingly, the speed of microprocessors and other general-purpose arithmetic processors are hea vily dependent on the speed of the adder circuits contained therein. Early microprocessor systems made use of classical adder designs, such as the ripple adder of FIG 1, which is a reproduction of FIG 2 2 from the textbook by J Cavanagh, entitled Digital Computer Arithmetic, McGraw Hill, Inc 1984 , the disclosure of which is hereby incorporated herein by reference Ripple adders are simple in design, require little electrical power and are easy to implement using conventional hardware, however, they are typically slow in their operation This is because ripple adders have relatively long propagation paths extending from the least significant bit to the most significant bit position of the adder Thus, a carry signal C is propagated in a time proportional to the size of the adder and hence, the size of the binary operands being summed As will be understood by those skilled in the art, the sum S of two binary operands B1 and B2 of length N can be obtained using the following well known relat ionships. where, C 0 0 i 0,1,2,3 N P i B1 i B2 i is the XOR function and is the OR function Accordingly, if the propagation delay for each full-adder cell i is the amount of time required to add two N-bit operands using a ripple adder is approximately N. Many attempts have been made to increase the speed of arithmetic operations performed by general-purpose processors, based on a strategy of reducing the delay associated with carry propagation One such attempt, commonly referred to as carry-lookahead , is based on the principle that the carry-in signals for one or more higher-order adder stages can be generated directly from the inputs to the preceding lower-order stages without waiting for the carry-in signals to ripple through those stages Adders designed using this technique are commonly referred to as carry-lookahead adders CLA An exemplary CLA, including circuitry for generating group-propagate and group-generate signals, is shown in FIG 2 FIG 2 is a reproduction of FIG 2 5 from t he aforementioned Cavanagh textbook. As shown in FIG 2, a conventional CLA looks at corresponding bit groups of two binary operands and generates a carry-out signal to the next higher order bit groups while the addition of the corresponding bit groups is performed to derive a sum Thus, the generation of the carry-out signal occurs in parallel i e simultaneously with the generation of the sum bits The lookahead circuitry reduces the need for rippling through every bit position and can reduce processing time to a value substantially below N There is, however, an area penalty caused by the additional lookahead circuitry As will be understood by those skilled in the art, group propagate, group generate and the carry-out signal for a four-bit group can be provided by circuitry which performs the following logic functions. where C in is the carry-in to the four-bit group. Another known adder design for increasing the speed of binary summation is shown in FIG 3, which is a reproduction of FIG 2 10 from the aforementioned Cavanagh textbook This adder includes pairs of group adder stages, as shown One of each pair performs summation operations assuming a carry bit from the preceding stage and the other performs summation operations assuming the absence of a carry bit from the preceding stage Group propagate and group generate signals, not shown, are also generated to derive the group carry bits GC 0 GC 1 GC 2 GC 3 as shown The adder of FIG 3 is commonly referred to by the acronym CSLA, because it combines features of conventional carry-select and carry-lookahead adders. The carry-lookahead adder of FIG 4 is disclosed in U S Pat No 4,737,926, entitled Optimally Partitioned Regenerative Carry Lookahead Adder, to Vo et al FIG 4 is a reproduction of FIG 5 from the Vo et al patent, which is hereby incorporated herein by reference FIG 4 shows a 32-bit full adder 60 arranged in a cascaded ripple fashion with bit-0 adder 50 being the least significant bit LSB adder and bit-31 adder 65 b eing the most significant bit MSB adder Each bit adder 61 includes a circuit for generating propagate and generate signals not shown to its respective lookahead carry generation block 67 Each lookahead block 67 is arranged in a cascaded fashion so as to accept a carry-in from the previous block and generate a carry-out to the next subsequent block. The bit adders 61 are arranged in irregular groupings to reduce the time associated with the propagation of the carry from the LSB adder to the MSB adder The grouping sequence is arranged by length from bit-31 to bit-0 as , with the smallest bit groupings being at the least significant and most significant bit positions However, because of the cascaded arrangement, the propagation of the carry must still proceed serially through the blocks As will be understood by those skilled in the art, the worst case propagation path extends from the second bit position reference 53 to the last bit position reference 54 The path includes bit stage 1, look ahead blocks 2 through 7 and bit stages 29 and 30 Accordingly, the adder of FIG 4 has a worst case delay of T 2B 6L 1B, where B is the bit stage delay and L is the lookahead block delay The speed of the Vo et al 32-bit adder is therefore limited by the serial propagation of the carry through the 6 intermediate blocks. Other attempts to design fast adders include the carry-skip adder disclosed in an article by A Guyot, B Hochet and J Muller, entitled A Way to Build Efficient Carry-Skip Adders, IEEE Transactions on Computers, Vol C-36, No 10, October 1987 These adders comprise simple ripple adders with a plurality of speed-up carry chains skip chains The skip chains provide the feature whereby a carry into a block of full-adder cells can be bypassed to the next high order block if all the bits to be added in the block are different i e if p i 1 for all the cells in the block. Finally, FIGS 5A and 5B illustrate a 56-bit adder used in the Advanced Micro Devices Am29050 microprocessor The add er is described as a redundant cell carry-lookahead adder and is disclosed in an article by T Lynch and E Swartzlander, Jr entitled A Spanning Tree Carry Lookahead Adder, IEEE Transactions on Computers, Vol 41, No 8, August 1992 The adder uses a tree of 4-bit Manchester carry-chains Mcc , having intermediate outputs, to generate carry signals into bit positions 8,16,24,32,40,48 and 56 FIG 6 schematically illustrates a 4-bit Mcc having intermediate outputs p 1 0 g 1 0 and p 2 0 g 2 0.The adder also comprises pairs of 8-bit ripple adders for performing summation of 8-bit groups of the 56-bit binary operands to be summed To achieve the carry-in signals at 8-bit intervals, the adder uses overlapping groups of carry-propagate and carry-generate signals, generated at the second and third tree levels, hence the term redundant These overlapping groups are generated at the intermediate outputs of the carry-chains As will be understood by those skilled in the art, the use of carry-chains having intermediate outputs causes additional delay to the generation of the carry-in signals by providing additional loading to the higher level chains in the tree Moreover, by using carry-chains of uniformly 4-bit length, the critical paths associated with the summation of each of the 8-bit groups of the 56-bit operands are of relatively nonuniform length Thus, the sum bits for each of the consecutive 8-bit groups are not generated in the same amount of time. Accordingly, notwithstanding the above-mentioned adder designs, there continues to be a need for fast binary adders, which are scalable and which have uniform carry-propagation delay times for performing carry-select and for generating groups of sum bits. SUMMARY OF THE INVENTION. It is therefore an object of the present invention to provide an adder for performing summation of binary operands at a high rate of speed. It is another object of the present invention to provide an adder which can be scaled to perform summation of binary operan ds of varying length. It is a further object of the present invention to provide an adder wherein the critical path delays associated with the summation of respective portions of the binary operands to be added are of relatively uniform duration. It is still a further object of the present invention to provide a binary adder which can be highly integrated on a semiconductor substrate. These and other objects of the invention are provided by an adder which comprises a plurality of carry-lookahead cells of varying length at a first level and a carry-lookahead cell s at a second level, which is electrically connected to the outputs of the first level cells The first level cells are also arranged in monotonically increasing order, by length The second level cell s has an output for selecting one of a first or a second binary adder The selection is based on the carry-propagate and carry-generate outputs generated by first level carry-lookahead cells The first and second binary adders simultane ously perform binary summation of corresponding portions of the first and second binary operands The first binary adder performs the summation assuming the presence of a binary carry into the least significant bits of the first and second binary operand portions and the second binary adder performs the summation assuming the absence of a binary carry into the least significant bits of the first and second binary operand portions The first and second binary adders are typically binary ripple adders of conventional design The adder of the present invention can be classified as a hybrid because it incorporates, among other things, i a carry-lookahead feature using first and second level carry-lookahead cells, and ii a carry-select feature, using the first and second binary adders. However, in the preferred embodiment, the adder also incorporates a recursive feature for increasing the speed of summation In this embodiment, each of the first and second binary ripple adders are replaced by an adder which includes the carry-lookahead and carry-select features of the invention, but on a smaller scale Thus, in the recursive embodiment, each of the first and second binary adders comprises a plurality of carry-lookahead cells of varying length at a first binary adder level and a carry-lookahead cell at a second binary adder level, which is electrically connected to the outputs of the first binary adder level cells Accordingly, the outputs of the second binary adder level cell depend on the carry-propagate and carry-generate outputs from the first binary adder level cells. The first and second binary adders also comprise a plurality of pairs of smaller ripple adders connected e g indirectly via a multiplexer to the outputs of the second binary adder level cell Each of these pairs of ripple adders generates sum bits corresponding to the summation of respective sub-portions of the first and second binary operands One of each pair of the smaller ripple adders assumes the presence of a binary carry input binary 1 and the corresponding other assumes the absence of a binary carry input binary 0 , as described above with respect to the non-recursive embodiment Accordingly, to perform the carry-select function, the cell at the second binary adder level generates a plurality of outputs to select those ripple adders which made the correct assumption. For sake of clarity, it is helpful to conceptualize the first and second binary operands as being formed of a plurality of corresponding consecutively ordered bit groups first, second nth The bit groups for each operand extend from a least significant bit group LSBG to a most significant bit group MSBG Similarly, each bit group contains a plurality of consecutively ordered bits, extending from a least significant bit LSB to a most significant bit MSB In addition, groups of carry-propagate bits p 0 p 1 p 2 p n and carry-generate bits g 0,g 1,g 2 g n can be generated from each of the corresponding pairs of operand bit groups using known relationships Moreover, each of the carry-propagate carry-generate bit groups can be partitioned into corresponding subgroups 0,g 0 p 1,g 1 p 2,g 2 p 3,g 3 p 4,g 4 p 5,g 4 p 6,g 6 p 7,g 7 p 8 g 8 p n, g n It is at the subgroup level that the first plurality of carry-lookahead cells are arranged in monotonically increasing order, by length. In particular, the adder of the present invention comprises a first and a second binary adder for performing binary summation of a second bit group of the first binary operand and a corresponding second bit group of the second binary operand, simultaneously However, the first binary adder performs the summation assuming a binary carry into the least significant bits of the corresponding second bit groups and the second binary adder performs the summation assuming the absence of a binary carry into the least significant bits Accordingly, each of the first and second binary adders generates a different set of sum bits As will be understood by those skilled in the art, only one of the sets of sum bits will represent the correct summation, and it is the task of the rest of the adder to select the sum bits from the binary adder which assumed the proper carry input. This task of selecting the appropriate binary adder is performed by the carry-lookahead section of the adder This section comprises a first plurality of carry-lookahead cells, at least two of which are of different length The first plurality of carry-lookahead cells are arranged in monotonically increasing order by length for each of the corresponding bit groups, from a least significant carry-lookahead cell to a most significant carry-lookahead cell By using carry-lookahead cells of monotonically increasing length, the critical path delays associated with the summation of each of the corresponding bit groups and subgroups can be kept relatively uniform In other words, carry-lookahead cells of monotonically increasing length are used so that each of the groups of the first and second binary operands can be added quickly and in approximately the same amount of time The outputs of the first plurality of carry-lookahead cells at the first level are connected to a first carry-lookahead cell at a second level. Based on the carry-generate and carry-propagate outputs of the first plurality of carry-lookahead cells, the second level carry-lookahead cell selects either the first or the second binary adder, depending on which generated the correct sum bits As will be understood by those skilled in the art, the invention may also comprise a plurality of second level cells and one or more third level cells, etc if the summation of operands having a relatively large number of bits is desired For example, the invention can perform the summation of 56-bit operands using eleven 11 first level cells, three 3 second level cells and two 2 third level cells The cells preferably comprise Manchester carry-chains A 56-bit adder according to the present inve ntion is ample for performing summation of the 52-bit mantissas of IEEE Standard-754 double-precision floating-point numbers. Accordingly, a hybrid adder incorporating both carry-lookahead features and carry-select features is provided for performing fast summation of binary operands using carry-lookahead cells which are arranged, by length, in monotonically increasing order as a function of the significance i e LSB MSB of the corresponding carry-propagate carry-generate bit subgroups The length of the carry-lookahead cells are arranged in monotonically increasing order at each level, in order to obtain critical path delays of relatively uniform duration Calculation of the critical path delays associated with the summation of respective portions of the operands is based on a length 2 approximation In particular, the delay corresponding to each path through the multiple levels of carry-lookahead cells is approximated by calculating the sum of the squares of the lengths of each cell in a respective path, as described more fully hereinbelow This insures that each group of sum bits can be generated quickly and in approximately the same amount of time The invention also incorporates a recursive feature for increasing the speed of summation even further. BRIEF DESCRIPTION OF THE DRAWINGS. FIG 1 schematically illustrates a prior art ripple adder which includes full-adder elements. FIG 2 schematically illustrates a prior art carry-lookahead adder. FIG 3 schematically illustrates a 16-bit prior art carry-select adder. FIG 4 schematically illustrates a prior art carry-lookahead adder, according to FIG 5 of U S Pat No 4,737,926 to Vo et al. FIGS 5A-B schematically illustrate a prior art redundant cell carry-lookahead adder. FIG 6 schematically illustrates a prior art 4-bit Manchester carry-chain, having intermediate outputs. FIG 7 schematically illustrates a carry-lockhead carry-selected hybrid adder according to one embodiment of the present invention. FIG 8 schematically illustrates a carry-locked carry-selected hybrid adder according to a preferred embodiment of the present invention. FIG 9 schematically illustrates a 4-bit Manchester carry-chain having a single pair of carry-generate carry-propagate outputs, according to the present invention. DESCRIPTION OF PREFERRED EMBODIMENTS. The present invention will now be described more fully hereinafter with reference to the accompanying drawings, in which preferred embodiments of the invention are shown This invention may, however, be embodied in different forms depending on the particular configuration or layout of the adder and should not be limited to the embodiments set forth herein Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art Like numbers refer to like elements throughout. Referring now to FIG 7, an adder for performing binary summation of a first 56-bit binary operand Augend B1 55 0 and a seco nd 56-bit binary operand Addend B2 55 0 , according to the present invention, will be described The 56-bit adder 10 comprises a pair of 15-bit ripple adders 12A, 12B for performing binary summation of a second bit group of the first binary operand B1 23 9 and a corresponding second bit group of the second binary operand B2 23 9 The first 15-bit ripple adder 12a performs the summation assuming a binary carry i e binary 1 into the least significant bits of the corresponding second bit groups B1 23 9 B2 23 9 and the second 15-bit ripple adder 12b performs the summation assuming the absence of a binary carry i e binary 0 into the least significant bits. The adder 10 further comprises a first, second and third plurality of carry-lookahead cells 14A-C at a first level and a plurality of carry-lookahead cells 16A-C and 18A-B at a second and third level, respectively The cells preferably comprise Manchester carry chains, as shown in FIGS 9 and 10, described hereinbelow The first plurality of ca rry-lookahead cells 14a at the first level are arranged by length in monotonically increasing order from a least significant carry-lookahead cell 20 to a most significant carry-lookahead cell 24 As is well known to those having skill in the art, a monotonically increasing sequence is a sequence of successive terms a i a i 1 a n where a i a i 1 a n. As shown, the lengths of cells 20, 22 and 24 are 3, 3, and 4, which means that cell 22 receives three pairs of carry-propagate carry-generate bits, derived from B1 4 2 B2 4 2 and cell 24 receives four pairs derived from B1 8 5 B2 8 5 Similarly, the second and third plurality of cells 14B and 14C are also arranged in monotonically increasing order, by length, as shown The lengths of the cells are chosen so that the critical path delays associated with the summation of each of the groups and subgroups of B1 55 0 and B2 55 0 are relatively uniform As will be understood by those skilled in the art, the carry-generate signal delay through the Manc hester carry-chains of the present invention is quadratically proportional to the cell s length i e length 2 A thorough description of the quadratic carry-generate delay can be found in an article by P Chan and M Schlag, entitled Analysis and Design of CMOS Manchester Adders with Variable Carry-Skip, IEEE Transactions on Computers, Vol 39, No 8, August 1990 , the disclosure of which is hereby incorporated herein by reference Accordingly, the delay corresponding to each path through the multiple levels of Manchester carry-chains can be approximated as being proportional to the sum of the squares of the lengths of each cell in a respective path For example, the delay associated with one of the longest paths from the input at bit position 9 to the output of cell 18B is approximately equal to 29 3 2 4 2 2 2 Similarly, the delays associated with the paths from input positions C 0 5, 15, 27 and 35 to the output of cell 18B are relatively uniform and are 27 3 2 3 2 3 2 , 26 4 2 1 2 3 2 , 24 4 2 2 2 2 2 , 26 4 2 3 2 1 2 and 27 5 2 1 2 1 2 , respectively. A carry-lookahead cell 16A is also provided at the second level and is connected to each of the pairs of carry-propagate carry-generate outputs of the first plurality of cells 14A The cell 16A selects either the first ripple adder 12A or the second ripple adder 12B, based on the actual binary carry into the least significant bits B1 9 B2 9 of the corresponding second bit groups B1 23 9 B2 23 9 Cell 16A produces a pair of bits p 8 0 g 8 0 at output line 17 The actual binary carry C 9 equals g 8 0 A multiplexer 13 MUX is provided for transferring the sum bits S 23 9 generated by the selected adder to the output The sum bits S 23 9 represent the binary summation of the corresponding second bit groups B1 23 9 B2 23 9 , including the actual binary carry out of the ninth bits B1 8 B2 8 But, because of the carry-lookahead feature, the summation of bit groups B1 8 0 B2 8 0 , B1 23 9 B2 23 9 , B1 39 41 B2 39 24 and B1 55 40 B2 55 40 , as shown, occurs in parallel Thus, sum bits S 23 9 are processed before summation by the 9-bit ripple adder 19 is complete Likewise, sum bits S 39 24 and S 55 40 are processed before summation by the 15-bit adders 12A-B and 16-bit adders 26A-B is complete Moreover, by arranging the carry-lookahead cells in monotonically increasing order, by length, sum bits S 55 40 S 39 24 S2 23 9 and S 8 0 can be processed quickly and in approximately the same amount of time. As will be understood by those skilled in the art, each of the inputs to the first level cells 14A-C are two-bits wide and include the carry-propagate and carry-generate bits from the set 0 g 0 , p 1 g 1 p 39 g 39 These propagate and generate bit pairs are generated by conventional circuits, not shown, which perform the following logic functions. Referring still to FIG 7, the adder 10 further comprises a second pair of binary adders 26A and 26B These adders perform binary summation of a third bit group of the first binary operand B1 39 24 and a corresponding third bit group of the second binary operand B2 39 24 Adder 26A assumes the presence of a binary carry and adder 26B assumes the absence of a binary carry, as shown Carry-lookahead cells 16A and 16B which produce outputs p 8 0 g 8 0 and p 23 9 g 23 9 collectively select binary adder 26A or 26B, based on the actual binary carry C 24 into the least significant bits of the corresponding third bit groups B 39 24 B2 39 24 Cell 18A is provided for generating C 24 i e g 23 0 from the inputs p 8 0 g 8 0 and p 23 9 g 23 9 Inverting buffers 28 and 29 are also provided for driving multiplexer 27 The size of each these cascaded inverting buffers is preferably dictated by the designs considerations set forth in a textbook by C Mead and L Conway, entitled Introduction to VLSI Systems, Addison-Wesley 1980 , the disclosure of which is hereby incorporated herein by reference. Similarly, a third pair of binary adders 30A and 30B are also provided for performing binary summat ion of a fourth bit group of the first binary operand B1 55 40 and a corresponding fourth bit group of the second binary operand B2 55 40 Carry-lookahead cells 16A-16C, which produce outputs p 8 0 g 8 0 , P 23 9 g 29 3 and p 39 24 g 39 24 , collectively select binary adder 30A or 30B, based on the actual binary carry C 40 into the least significant bits of the corresponding fourth bit groups B1 55 40 B2 55 40 Cell 18B is provided for generating C 40 i e g 39 0.Referring now to FIG 8, the preferred recursive embodiment of the present invention will be described In the recursive embodiment, one or more of the binary adders 19, 12A-B, 26A-B and 30A-B may be configured as shown in FIG 8 However, for purposes of explanation, the adder 26 of FIG 8 is configured to replace the 16-bit binary adder 26A of FIG 7 Accordingly, adder 26 receives carry-propagate carry-generate bits from the set p 36 24 g 36 24 and generates sum bits S 39 24 In particular, adder 26 comprises a plurality of carry-look ahead cells 32 at a first binary adder level At least two of the cells 32 are of different length A carry-lookahead cell 34 at a second binary adder level is also provided Cells 32 preferably comprise Manchester carry-chains having a single carry-propagate and carry-generate output signal line as schematically illustrated by FIG 9 However, cell 34 preferably comprises a Manchester carry-chain having intermediate outputs 36 Cell 34 is schematically illustrated by FIG 6.The cell 26 further comprises ripple adder 38A and a plurality of pairs of ripple adders 38B-D Adder 38A performs the summation of operand bits B1 28 24 B2 28 24 and adders 38B-D respectively perform the summation of operand bits B1 39 29 B2 32 29 , B1 33 36 B2 33 36 and B1 39 37 B2 39 37 The recursive embodiment is preferred because the adder 26 of FIG 8 can perform a 16-bit summation using ripple adders of approximately 4-bit length, operating in parallel, instead of a single 16-bit ripple adder operating in series, whi ch requires more time However, the area penalty is higher for the recursive embodiment, because of the additional logic which is required to perform the carry-lookahead and carry-select features. Referring now to FIG 9, a 4-bit Manchester carry-chain 40 for generating group-propagate group-generate signals for 4-bit groups p 0,g 0 , p 1 g 1 p 2 g 2 , P 3,g 3 will be described The chain 40 does not include intermediate outputs, but produces a single pair of group propagate generate signals p 3 0 g 8 0 As will be understood by those skilled in the art, the chain 40 performs the following logic functions. Accordingly, the adder of the present invention generates group carry-propagate and group carry-generate signals, in parallel, from carry-chains of varying length The carry-chains provide a single pair of carry generate outputs which can be combined with the outputs of one or more other cells, for performing the carry-select operations The adder does not require overlapping groups of car ry generate outputs and does not require Manchester carry chains having intermediate outputs, except one such chain in the recursive embodiment shown as cell 34 The recursive embodiment can be used to eliminate the need for 16-bit ripple adders, which otherwise limit the speed of the adder Finally, the invention can be readily adapted to perform multi-operand summation i e, summation of 2 operands. In the drawings and specification, there have been disclosed typical preferred embodiments of the invention and, although specific terms are employed, they are used in a generic and descriptive sense only and not for the purposes of limitation, the scope of the invention being set forth in the following claims.